El par diferencial es una de las estructuras más fundamentales en el diseño analógico. Se trata de un conjunto de dos transistores (o dispositivos equivalentes) que comparten una fuente de corriente y que reciben señales en sus entradas de manera diferencial. Su principal función es convertir una diferencia de voltaje entre dos entradas en una diferencia de corriente o de ganancia, mientras que al mismo tiempo rechaza el ruido o las perturbaciones que afectan por igual a ambas entradas (ruido común). Este comportamiento de rechazo de modo común lo convierte en la base de numerosas etapas de amplificación y de procesamiento de señales en equipos de audio, instrumentación, comunicaciones y sensores. En este artículo exploraremos en profundidad qué es el par diferencial, cómo funciona, sus variantes, parámetros clave y buenas prácticas de diseño, con especial atención a la versión en BJT y la versión en MOS, sin perder de vista ejemplos prácticos y aplicaciones reales.
Qué es exactamente un par diferencial
Un par diferencial es, en esencia, una topología de amplificación compuesta por dos dispositivos activos (transistores) conectados en una configuración en la que comparten una fuente de corriente de tail. Cuando se aplica una diferencia de voltaje entre las bases (o puertas, en el caso de MOS) de los dos dispositivos, la corriente total que circula por el tail se redistribuye entre las dos ramas. Si las dos entradas reciben el mismo señal (diferencia de entrada igual a cero), las corrientes I1 e I2 son iguales y la salida se comporta como una gran ganancia en modo común, pero con alta impedancia de entrada y baja sensibilidad al ruido externo que afecta por igual a ambas entradas.
La capacidad de convertir una diferencia pequeña de entrada en una diferencia de salida mayor es la esencia del par diferencial. En electrónica analógica, esta propiedad es crucial para la construcción de amplificadores operacionales, convertidores analógico-digitales, slides de control en sensores y muchos otros bloques funcionales. La clave está en la linealidad de la región de operación, la coincidencia de los dispositivos y la calidad de la fuente de corriente de tail, que determina la ganancia y la estabilidad del conjunto.
Par diferencial en BJT: funcionamiento y características
En transistores bipolares (BJT), el par diferencial típico se compone de dos transistores NPN (o PNP, dependiendo del diseño) conectados con un emisor común que es alimentado por una fuente de corriente de tail. Las entradas se aplican a las bases, mientras que las salidas se obtienen a través de resistencias de carga o de un espejo de corriente. Este diseño ofrece una ganancia relativamente alta, buena linealidad en una región razonable de operación y, cuando se acompaña de una carga adecuada, una excelente sensibilidad para señales diferenciales.
La distribución de corriente entre las dos ramas depende de la diferencia de voltaje entre las bases, denotada como v_d. En un par diferencial bien emparejado, las corrientes se describen aproximadamente por las siguientes ecuaciones, suponiendo una tail current I_tail y temperatura tecnológica constante:
- I1 ≈ (I_tail/2) · [1 + tanh(v_d/(2·V_T))]
- I2 ≈ (I_tail/2) · [1 − tanh(v_d/(2·V_T))]
donde V_T ≈ kT/q es la tensión térmica, aproximadamente 26 mV a temperatura ambiente. Estas relaciones muestran la transición suave entre un flujo de corriente equilibrado cuando v_d es pequeño y una redistribución más pronunciada cuando la diferencia de entrada crece. En la práctica, para pequeñas señales, el par diferencial se comporta de forma lineal con una ganancia proporcional a I_tail y a la transconductancia de los transistores.
Una segunda característica clave de este diseño es su capacidad de rechazo de modo común: si la misma perturbación de voltaje llega a ambas entradas, la salida cambia muy poco. Este comportamiento es especialmente valioso en ambientes ruidosos o cuando se interfiere con señales de referencia distribuidas a lo largo de un sistema. En términos de desempeño, la ganancia diferencial de un par BJT está relacionada con la resistencia de carga y la transconductancia de los transistores; la geometría y la acoplamiento de la salida al resto del circuito influyen decisivamente en el rendimiento global.
Par diferencial en MOS: características y ventajas
En tecnología MOS (u-MOS o CMOS), el par diferencial funciona de forma análoga, pero con diferencias relevantes debidas a las características de los transistores MOS. Dos MOSFETs, generalmente NMOS, comparten una fuente de corriente en la parte baja del circuito. Las entradas de la topología se conectan a las puertas de los dos dispositivos. La carga de la salida puede ser pasiva (resistencias) o activa (espejos de corriente). Una de las ventajas significativas del par diferencial MOS es su alta impedancia de entrada, baja capacitancia de gate y la posibilidad de integrarlo muy bien en circuitos integrados, con excelente emparejamiento y consumo reducido.
La relación entre las corrientes en las dos ramas está determinada por la diferencia de voltaje entre las puertas, y la salida se regula mediante la actividad de la carga. En términos de ecuaciones, para un par diferencial MOS, la distribución de corriente no es tan lineal como en BJT, pero la operación en la región lineal de la entrada diferencial es suficientemente predecible para diseños de amplificadores de alta velocidad. Las ventajas notables incluyen mayor velocidad de conmutación, menor consumo en ciertos rangos y mejor escalabilidad en procesos CMOS modernos. En aplicaciones de alta fidelidad y radios de alto ancho de banda, el par diferencial MOS es a menudo la elección preferida para etapas de entrada de amplificadores.
Topologías de carga y mejoras del par diferencial
Carga pasiva: resistencias en las salidas
Una de las implementaciones más simples de un par diferencial usa resistencias de carga en las salidas para convertir la diferencia de corriente entre las dos ramas en una diferencia de voltaje útil. En este enfoque, la ganancia está limitada por la resistencia y las características de los transistores, pero ofrece una implementación directa y fácil de entender. Las resistencias proporcionan una salida simétrica cuando el par está bien balanceado y el tail current es estable. Sin embargo, la ganancia y la impedancia de salida pueden verse afectadas por variaciones de proceso, temperatura y emparejamiento entre los dispositivos.
Cargas activas: espejos de corriente y ganancias más altas
Para superar las limitaciones de las cargas pasivas, se pueden utilizar cargas activas como espejos de corriente. En un par diferencial con espejo de carga, las salidas de las dos ramas alimentan un espejo que replica la corriente en una de las ramas y la convierte en una señal de salida de mayor ganancia. Este enfoque aumenta la ganancia de la etapa y mejora la linealidad al permitir una conversión de corriente a voltaje con mayor eficiencia. Además, la carga activa suele aumentar la impedancia de salida, lo que es beneficioso para acoplar a etapas posteriores.
Cascode y mejoras de ganancia y ancho de banda
Otra técnica para optimizar el par diferencial es la introducción de cascodes. El cascode eleva la impedancia de la salida, reduce la variación de la ganancia con la tensión de la fuente de tail y mejora el ancho de banda de la etapa. En diseño práctico, el uso de un cascode en las dos ramas del par diferencial puede significar mejoras sustanciales en la ganancia de ganancia y en la robustez frente a variaciones de proceso y temperatura. Sin embargo, el cascode añade complejidad y consumo adicional, por lo que se debe evaluar en función de los requerimientos de la aplicación.
Ganancia diferencial y transconductancia
La ganancia de un par diferencial depende de la transconductancia de cada transistor y de la configuración de carga. En un par BJT con carga adecuada, la ganancia diferencial puede ser alta cuando la tail current es estable y la coincidencia entre dispositivos es buena. En MOS, la transconductancia g m y la configuración de carga determinan la ganancia total. Una tail current más grande incrementa la ganancia, pero también eleva el consumo y puede afectar la impedancia de entrada. Encontrar un equilibrio entre ganancia, ancho de banda y consumo es uno de los retos principales del diseño del par diferencial.
Rango de modo común y CMRR
El rango de modo común describe qué tan lejos puede estar la entrada común del par diferencial respecto a su punto de operación sin perder rendimiento significativo. Un Par Diferencial bien diseñado debe mantener la ganancia diferencial y la IA útil aunque exista ruido o interferencia en ambas entradas de forma similar. El CMRR (Common Mode Rejection Ratio) cuantifica esa capacidad de rechazo. Un CMRR alto es deseable, especialmente en aplicaciones de instrumentación y sensores, donde las señales de interés suelen ser pequeñas en comparación con el ruido externo. En diseños integrados, el CMRR suele mejorar con emparejamiento y con cargas bien diseñadas.
Offset de entrada y deriva de temperatura
El offset de entrada es la diferencia de voltaje necesaria entre las dos entradas para que la salida sea cero, en condiciones de reposo. En un par diferencial ideal, este offset sería cero, pero en la práctica aparece por desbalances de proceso, diferencias de temperatura y variaciones en las características de los transistores. El desplazamiento de la temperatura puede hacer que el offset cambie con el calor, afectando la precisión de la etapa. Las técnicas de sincronización, calibración de offset y uso de pares bien acoplados pueden mitigar este problema.
Impulsos de diseño en BJT
Para el par diferencial en BJT, es crucial elegir el tipo de transistor, la geometría y la configuración de tail current. Una tail current estable y bien controlada puede lograrse con un transistor de referencia de baja deriva, o con circuitos de fuente de corriente como el esquema de banda base o el espejo de corriente con degeneración. La coincidencia entre pares BJT determina la linealidad y la ganancia; por ello, en diseños de alto rendimiento se invierte tiempo en perfectos procesos de emparejamiento y en la reducción de variaciones de temperatura mediante diseño de empaquetado, resguardos térmicos y técnicas de compensación.
Par diferencial en MOS: diseño moderno para ASICs y sistemas embebidos
En la práctica, los par diferencial MOS son la columna vertebral de muchas etapas de entrada de op-amps en tecnología CMOS. Los diseñadores suelen combinar un par diferencial con una carga de espejo de corriente para obtener alta ganancia y buena linealidad. La integración en silicio permite controlar la emparejamiento y la temperatura de manera más precisa que en soluciones discretas. La elección entre NMOS y PMOS para las entradas depende de la compatibilidad con el resto del proceso, de la sensibilidad a la variación de umbral y de la preferencia por ciertas características de velocidad y consumo.
Amplificadores operacionales y etapas de entrada
La etapa diferencial es la base de la mayoría de los amplificadores operacionales. En un op-amp clásico, la entrada diferencial recibe la señal de interés mientras que la retroalimentación a través de una red de resistencias determina la ganancia final. La calidad de la etapa diferencial, su ganancia y su CMRR influyen directamente en la precisión, la distorsión y la estabilidad del op-amp completo. En op-amps de alto rendimiento, la topología puede evolucionar hacia configuraciones como el par diferencial con carga en espejo, o variantes más complejas como la cascada de cascode y la estructura telescópica, para lograr mayores ganancias y ancho de banda sin sacrificar la estabilidad.
Sensores, instrumentación y ADC
En instrumentación, el par diferencial es clave para eliminar el ruido de modo común proveniente de sensores que comparten una referencia común. En convertidores analógico-digitales, una etapa diferencial de entrada sirve para convertir la señal analógica en una representación digital con una distorsión reducida y una mejor relación señal-ruido. La precisión de estas etapas depende de la calidad del par diferencial: su capacidad de manejo de señales diferenciales, su offset y su estabilidad bajo variaciones ambientales.
Comunicaciones y procesamiento de señales
En comunicaciones, el par diferencial se emplea para acoplar señales diferenciales en líneas de transmisión y para procesar señales en módulos de recepción. En sistemas de alta velocidad, la etapa diferencial ofrece la ventaja de la cancelación de ruido y una mayor inmunidad a interferencias, permitiendo un rendimiento confiable en entornos ruidosos. En el procesamiento de señales, la topología aparece en filtros analógicos y en etapas de ganancia que deben mantener una alta linealidad para no distorsionar la información.
Emparejamiento y control de variaciones
La coincidencia entre transistores es crucial para un par diferencial de alta calidad. En la práctica, esto implica seleccionar dispositivos emparejados con parámetros cercanos, controlar la temperatura (diseño térmico), minimizar las diferencias de fabricación y, cuando es posible, incorporar técnicas de calibración de offset. En diseños integrados, el uso de procesos de emparejamiento y estructuras de empaquetado que reduzcan la deriva de temperatura puede marcar la diferencia entre un rendimiento razonable y uno excepcional.
Fuentes de corriente estables y ruido
La tail current debe ser estable y de bajo ruido. Cualquier fluctuación en la fuente de corriente se traduce directamente en variaciones de ganancia y en un mayor offset. Técnicas como el uso de fuentes de corriente de baja deriva, la regulación por revisión de temperatura y la compensación por temperatura ayudan a garantizar que la etapa diferencial opere dentro de sus especificaciones a lo largo de un rango de condiciones. Además, el diseño de rutas de señal cortas y con apantallamiento adecuado reduce la captación de ruido externo.
Limitaciones comunes y cómo mitigarlas
Entre las limitaciones típicas se encuentran la limitación de ganancia por el emparejamiento de dispositivos, la anchura de banda reducida por la capacidad de las entradas y la sensibilidad a la variación de umbral (en MOS). Para mitigarlas, se pueden emplear técnicas como la cascada de cascode, el uso de cargas activas, compensación de ganancia, y, en algunos casos, la utilización de estructuras de telescopado para mejorar el ancho de banda sin perder demasiada ganancia. La clave es entender el compromiso entre ganancia, ancho de banda, consumo y complejidad.
Simulación SPICE y análisis de rendimiento
Antes de construir hardware, es fundamental simular el par diferencial con herramientas de simulación de circuitos como SPICE. Se deben analizar la ganancia diferencia, el CMRR, la respuesta en frecuencia, el offset y la estabilidad bajo variaciones de temperatura. Las simulaciones permiten explorar la sensibilidad a la variación de parámetros del proceso, como la beta en BJT o el umbral en MOS, y ajustar la topología para lograr el rendimiento deseado. En modelos MOS modernos, la simulación del ruido de porta y la variación de umbral es especialmente relevante para entender el comportamiento en condiciones reales.
Pruebas en laboratorio
Las pruebas experimentales deben incluir mediciones de ganancia diferencial, offset de entrada, CMRR en diferentes frecuencias y la respuesta en frecuencia de la etapa. Las pruebas deben cubrir también condiciones de temperatura, para confirmar que las compensaciones y calibraciones previstas funcionan en ambiente frío y caliente. Un enfoque metodológico de prueba y verificación garantiza que el diseño cumpla las especificaciones antes de escalar a una producción mayor o integrarlo en un sistema más complejo.
Ejemplo numérico sencillo: par diferencial BJT con carga resistiva
Consideremos un par diferencial BJT con tail current I_tail = 1 mA y resistencias de carga RC = 10 kΩ en cada rama. Si las entradas están a cero de diferencia, cada transistor conduce 0,5 mA. La ganancia diferencial aproximada, en una configuración de salida sobre resistencias, estará en el rango de unos pocos voltios por voltio de entrada diferencial, dependiendo de la resistencia de carga y de la eficiencia del espejo de corriente si se utiliza. Si se aplica una pequeña diferencia de entrada v_d = 5 mV, podemos usar la aproximación lineal para la región pequeña: i_d ≈ (I_tail/(2 V_T)) · v_d. Con V_T ≈ 26 mV, la transconductancia diferencial global sería aproximadamente (1 mA)/(2 × 26 mV) ≈ 19.2 mA/V, de modo que una entrada diferencial de 5 mV genera una salida cercana a 96 μA de diferencia entre I1 e I2, que luego se traduce en una variación de voltaje a través de las cargas de salida. Este tipo de cálculo ayuda a dimensionar la etapa para conseguir la ganancia deseada sin saturación.
Ejemplo MOS: par diferencial NMOS con espejo de carga
En una implementación MOS, supongamos un par NMOS con tail current de 2 mA y cargas activas en espejo que replican la corriente para generar la salida. Si la carga es un espejo de corriente bien balanceado, la ganancia diferencial puede ser mayor que con cargas pasivas, y el ancho de banda mejora gracias a la menor capacitancia de gate en el transistor. En este escenario, una diferencia de entrada de unos pocos milivoltios puede producir una variación de salida suficientemente grande para activar la siguiente etapa del sistema. Este tipo de diseño es común en amplificadores de instrumentación y en la entrada de op-amps modernos, donde se busca una combinación de alta ganancia y alto CMRR.
El par diferencial continúa siendo una piedra angular de la electrónica analógica. Su capacidad para convertir una diferencia de entrada en una ganancia apreciable, manteniendo una sólida supresión de ruido de modo común, lo convierte en la base de numerosas tecnologías actuales. Ya sea en una implementación BJT tradicional o en un diseño MOS para sistemas integrados, este bloque ofrece un equilibrio entre rendimiento, tamaño, consumo y coste que no tiene sustituto en muchos contextos. Con un entendimiento profundo de la transferencia de corriente, la distribución de carga, el impacto de la temperatura y las técnicas de mejora como espejos de corriente y cascode, los diseñadores pueden crear etapas diferenciales que pueden ser la columna vertebral de sensores, instrumentación, comunicaciones y procesamiento de señales de alta fidelidad.
¿Qué es exactamente un par diferencial y para qué se usa?
Es una topología de dos dispositivos que comparten una tail current y reciben señales de entrada de forma diferencial. Se usa para amplificar diferencias entre dos señales, rechazar ruido común y proporcionar una base estable para etapas siguientes en op-amps, convertidores y sensores.
¿Qué significa CMRR y por qué es importante?
CMRR es la relación entre la ganancia en modo diferencial y la ganancia en modo común. Un CMRR alto indica que la etapa es eficaz para rechazar perturbaciones que afectan por igual a ambas entradas, lo que es crucial en instrumentación y sistemas de medición.
¿Par diferencial BJT o MOS: cuál es mejor?
No existe una respuesta única; depende de la aplicación. Los par diferencial MOS ofrecen mayor velocidad, menor consumo en ciertos rangos y mejor integración en CMOS, mientras que los pares BJT pueden proporcionar ganancia estable y robustez en ambientes con ciertas restricciones. En muchos diseños modernos se combinan enfoques para aprovechar las ventajas de cada tecnología.
¿Cómo se minimiza el offset en un par diferencial?
Se minimiza mediante emparejamiento de dispositivos, control de temperatura, calibración de offset en etapas posteriores y, en algunos casos, mediante técnicas de compensación activa o mediante el diseño de fuentes de corriente con baja deriva.
Si estás diseñando una etapa basada en un par Diferencial, empieza por definir claramente ganancia deseada, ancho de banda, consumo y tolerancias de temperatura. Luego elige la tecnología (BJT o MOS) y decide entre carga pasiva, espejo de corriente o cascode según el objetivo. Usa simulación para entender cómo variarán las parámetros con el proceso y la temperatura, y realiza pruebas físicas para verificar. Con una buena base en las ecuaciones de distribución de corriente y una atención minuciosa al emparejamiento, el par diferencial puede ayudarte a conseguir soluciones analógicas potentes, eficientes y de alto rendimiento para una amplia variedad de aplicaciones.
